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2024年4月26日

計算機設計綜合技能試驗箱,計算機設計綜合實(shí)驗箱

SB-C12計算機設計綜合技能試驗箱

一、實(shí)驗平臺架構與特點(diǎn)

1、完全基于FPGA/CPLD的模塊架構，結構支持USB的GPIF高速傳送，組成如下：

1）USB設備開(kāi)發(fā)與接口模塊：包含USB核心器件CY7C68013(含8051內核)、串行EEPROM 24LC01B 、SRAM HY62WT081E、EPM3064ATC100、數據總線(xiàn)開(kāi)關(guān) SN74CB3Q3245、鎖存器 74VHC373、方口USB接口。

2）平臺接口控制用CPLD模塊：包含EPM3512AQC208主芯片、備頻器DS1080L、JTAG下載接口等。

3）CPU或IP Core用FPGA模塊：包含核心器件EP1C12Q240C8、配置芯片EPCS4、JTAG下載接口等。

4）主存模塊4MB SRAM，由8片512K SRAM 62V8400A 組成，1MB Flash放BIOS或TOS，由AM29LA800BT組成。

5）外圍接口開(kāi)發(fā)用CPLD模塊：含EPM1270T144C4和JTAG下載接口等。

6）CPU-BUS擴張模塊：含USB雙向差分器MAX3346E、SRAM HY62WT081E

7）以太網(wǎng)接口模塊：含6PT8515、差分驅動(dòng)器DS90LV011AH和差分接收器DS90LV012AH。

8）串行通信接口：含MAX232電平轉換器和RS232-9接口。

9）GPIF接口：含SRAM HY62WT081E和IDC-40接口。

10）自設計CPU外部接口：含TFT-LCD顯示接口、IDE硬盤(pán)接口、LAN接口等。

2、結構靈活，便于擴充，適宜各種不同結構CPU和目標設計

1）完全基于FPGA/CPLD的本身使其結構靈活

2）用作CPU/IP Core的FPGA（30萬(wàn)門(mén)）和外圍接口的CPLD使用背板轉插，方便更換和維護。

3）作CPU的FPGA設計了相當的備份信號并留有較多引腳連接。提供頂層調用目標的詳盡描述模板和引腳配置文件。

4）接口控制用CPLD（萬(wàn)門(mén)）模塊邏輯描述開(kāi)放，增改方便、說(shuō)明詳盡。

3、控制簡(jiǎn)單，操作方便，智能化的控制和檢測功能

1）帶有上位主機的本系統調試debug（WIN2K/XP）軟件，對CPU及其組成的實(shí)驗計算機，具有啟、停，程序加載與校驗。

2）在單步、單指、斷點(diǎn)運行時(shí)，在CPU的跟蹤回收邏輯配合下，debug將自動(dòng)跟蹤回收顯示CPU內部寄存器、總線(xiàn)、狀態(tài)等信息，可及時(shí)發(fā)現錯誤。用戶(hù)可在CPU的跟蹤回收邏輯里，自己選擇所要看的信息。

3）目標CPU可透明使用PC機的各種外部設備，在連續運行時(shí)可通過(guò)雙機（主機與目標CPU）通訊（中斷IO方式），輸入實(shí)驗計算機所需要的數據，顯示運行數據、結果與狀態(tài)。

4）對數字邏輯或其它系統實(shí)驗（包括計算機組成原理與體系結構部件實(shí)驗）時(shí)，用debug的讀寫(xiě)存貯菜單，可對CPU/IP Core的FPGA的專(zhuān)用空間所設計的寄存器進(jìn)行其輸入數據和參數設置以及讀出目標輸出信息。

4、遠程設計

1）操作者可以通過(guò)網(wǎng)絡(luò )的XP遠程桌面進(jìn)行設計實(shí)驗，操作類(lèi)同，效果一致。

二、實(shí)驗課程項目

A、《計算機組成原理》與《CPU設計與測試》

① CPU各部件設計實(shí)驗

1、譯碼器

2、簡(jiǎn)單指令部件（硬布線(xiàn)控制）

3、16位運算器

4、存貯器（用FPGA內SRAM）

5、FIFO先進(jìn)先出存儲器

6、8位累加器、雙端口8×4累加器

7、16位電位型移位邏輯

8、8級嵌套堆棧

9、程序計數器

10、時(shí)序邏輯

11、3態(tài)總線(xiàn)等

② CPU設計實(shí)驗

1、自定義8位指令系統CPU，指令形式：RISC、CISC、MISC；

2、16位指令8086/86兼容CPU，16-40條或全指令集；

3、MIPS的12-16條、32位簡(jiǎn)化兼容CPU。

③ 創(chuàng )新CPU設計(配套提供教師講課內容、實(shí)驗文件PPT、學(xué)生作業(yè)內容和要求、設計參考等整套文檔）

1、LC-3 結構CPU設計流程實(shí)驗。

2、LC-3 結構并行流水設計實(shí)驗。

B、《數字邏輯》

計數器、數碼管譯碼電路、全加器、分頻與系列波、4位數據漢明校驗、簡(jiǎn)化串行通訊等。

C、《計算機體系結構》

① 多CPU、共享存貯器、雙機（M、S）通訊、浮點(diǎn)運算器等設計驗證，外加CPU總線(xiàn)擴張板可做橋路、總線(xiàn)轉換、存貯管理和控制部件、外設總體結構等實(shí)驗。

② 外圍設備接口邏輯設計實(shí)驗包括IDE、TFT-LCD、LAN、USB、RS232、LPT等。

③ 系統BIOS和TOS實(shí)驗。

D、《硬件描述語(yǔ)言》與《高密度可編程器件應用》

VHDL、Verilog、AHD等語(yǔ)言編程設計、仿真與下載驗證實(shí)驗。

E、作為科研開(kāi)發(fā)硬件邏輯或IP Core設計或USB設備開(kāi)發(fā)的予驗證和培訓系統

所有實(shí)驗目標的設計均使用硬件描述語(yǔ)言Verilog HDL和在系統可編程器件FPGA/CPLD實(shí)現。實(shí)驗中學(xué)生不需要接任何線(xiàn)，專(zhuān)心于設計與驗證調試。

實(shí)驗過(guò)程：目標的Verilog HDL邏輯描述 → 編譯通過(guò) → 邏輯模擬仿真（手工、模板）驗證 → 在實(shí)驗平臺測試下載目標邏輯和測試程序數據測試驗證。

對FPGAD/CPLD編程下載提供頂層調用目標的詳盡描述模板和引腳配置文件，為用戶(hù)或設計者提供極大的方便。

如果是CPU設計、體系結構實(shí)驗，其提高型還包括C語(yǔ)言編寫(xiě)的指令仿真機、匯編器或高級編譯器設計，監控程序、BIOS、Tos操作系統設計（可與其它相關(guān)課程的實(shí)驗配合進(jìn)行）。

序號	名稱(chēng)	說(shuō)明	數量
1	C12實(shí)驗主機箱	含詳細技術(shù)指標里全部軟硬件	1臺
2	USB下載線(xiàn)	長(cháng)1.5m	1根
3	方口USB通信線(xiàn)	長(cháng)1.5m	1根
4	交流電源線(xiàn)1根	長(cháng)1.5m	1根
5	短路片		30個(gè)
6	配套實(shí)驗教材	《CPU設計與測試》《計算機原理與CPU設計實(shí)驗指導》	1套